IBM presenta tecnología de chip sub-nanométrico con ~100.000 millones de transistores que podría extender la Ley de Moore una década

IBM ha anunciado el 25 de junio de 2026 un prototipo de chip que podría redefinir el rumbo de la industria semiconductora durante los próximos diez o quince años. El nuevo diseño, denominado internamente «nanostack», acumula alrededor de 100.000 millones de transistores en un área equivalente a la uña de un dedo pulgar, duplicando la densidad de la arquitectura de vanguardia que la propia compañía había presentado en 2021. El anuncio fue realizado en una rueda de prensa por Jay Gambetta, director de IBM Research, y por Huiming Bu, vicepresidente de I+D de semiconductores a nivel global, y fue cubierto por MIT Technology Review en un artículo de la periodista Sophia Chen.

La noticia llega en un momento crítico para la microelectrónica. Durante más de medio siglo, la industria se guió por la llamada Ley de Moore: la observación empírica de que el número de transistores en un chip se duplica aproximadamente cada dos años, lo que se traducía en ordenadores más rápidos y más baratos de manera casi automática. El mecanismo clásico para lograrlo consistía en reducir el tamaño físico de los transistores —los pequeños interruptores que ejecutan los cálculos— de manera incremental. Sin embargo, en los últimos quince años ese camino se ha ido cerrando: los transistores actuales miden apenas unas pocas decenas de nanómetros y, a esas escalas, la mecánica cuántica empieza a interferir con su funcionamiento. Seguir encogiéndolos ya no es una opción práctica.

Ante esa limitación física, la industria ha estado buscando una salida alternativa. La solución que se perfila con más fuerza —y que IBM acaba de materializar en un prototipo funcional— consiste en construir en vertical en lugar de en horizontal, una estrategia que los ingenieros del sector comparan con el urbanismo de las ciudades densas: cuando no queda suelo disponible, se construyen rascacielos. En términos técnicos, esto se traduce en apilar capas de transistores unas sobre otras dentro de la misma pastilla de silicio.

El nuevo chip de IBM emplea una arquitectura conocida como CFET, siglas en inglés de transistor de efecto de campo complementario (complementary field-effect transistor). El proceso de fabricación funciona, según la propia compañía, como una tarta de capas: primero se fabrican transistores sobre una capa de silicio; a continuación se deposita una segunda capa de silicio encima de esos dispositivos; sobre ella se fabrican los transistores de la segunda planta; y finalmente se crean las conexiones eléctricas entre ambas capas. Qing Cao, catedrático de ciencia e ingeniería de materiales en la Universidad de Illinois en Urbana-Champaign, que no participó en el proyecto, explica que esta combinación de dos tipos de transistores en capas superpuestas es precisamente lo que define a los CFETs.

Un detalle diferenciador en el diseño de IBM es que los transistores de la segunda capa no se sitúan directamente encima de los de la primera, sino que están desplazados lateralmente —escalonados—. Según la empresa, este escalonamiento simplifica el cableado interno y ofrece otras ventajas de fabricación. Este enfoque contrasta con otra estrategia de apilamiento que ya existe en el mercado, como la memoria 3D V-Cache de AMD o la tecnología LogicFolding que Huawei tiene previsto lanzar, en las que los transistores de cada capa se fabrican de manera independiente y posteriormente se unen mediante un proceso de bonding. La ventaja del método de IBM, señala Cao, es que permite una alineación más precisa entre las capas, algo crítico para el rendimiento cuando los elementos son tan diminutos.

El nombre comercial de la tecnología —«sub-nanométrico» o «0,7 nanómetros»— sigue una convención histórica del sector en la que cada generación adopta un número más pequeño, aunque ese número no corresponde a ninguna dimensión física real del chip. El artículo subraya que la distancia entre transistores ha permanecido estable en torno a 40 nanómetros durante un período prolongado, y que la denominación «0,7 nm» es esencialmente un término de marketing. Lo que sí es físicamente preciso es que el canal por el que fluyen los electrones dentro de cada transistor —equivalente a la manguera por la que circula el agua en una analogía hidráulica— está compuesto por tres láminas de silicio (nanosheets), cada una con un grosor de 15 átomos y separadas entre sí nueve nanómetros. La arquitectura nanostack amplía el enfoque de tecnología nanosheet que se usa en los transistores más avanzados desde aproximadamente 2022.

En términos de rendimiento, IBM afirma que los chips fabricados con esta nueva arquitectura pueden realizar hasta un 50 % más de trabajo en el mismo intervalo de tiempo y ser hasta un 70 % más eficientes energéticamente en comparación con su arquitectura de vanguardia anterior. Gambetta anticipó que, en el plazo de una década, los chips con nanostacking estarán desplegados de forma masiva en centros de datos, donde su mayor eficiencia energética podría ayudar a gestionar mejor el consumo eléctrico de esas instalaciones, un tema de creciente urgencia dada la explosión de la demanda asociada a la inteligencia artificial. La arquitectura es lo suficientemente general como para aplicarse a distintos tipos de chips —GPUs, CPUs y otros—, y IBM prevé asociarse con fabricantes de semiconductores para llevar el diseño a producción en masa.

Dan Hutcheson, vicepresidente de TechInsights, una empresa de análisis tecnológico, fue contundente en su valoración: «Absolutamente, es transformador. Esto pone otros diez o quince años en la hoja de ruta». Qing Cao también calificó el trabajo de IBM de «transformativo» porque demuestra cómo apilar transistores «en una oblea completa usando una línea de fabricación de vanguardia», que es un salto cualitativo respecto a demostraciones de laboratorio con muestras pequeñas.

IBM no es la única empresa que persigue esta dirección. Los mayores fabricantes de chips del mundo —Intel, Samsung y TSMC— así como el influyente centro de investigación belga Imec están investigando activamente los CFETs. La diferencia, según IBM, reside en los detalles de implementación: el escalonamiento de transistores y, sobre todo, haber resuelto el problema térmico que convierte el apilamiento en un reto de fabricación extraordinariamente difícil.

Ese reto térmico —lo que Cao denomina el «presupuesto térmico»— es uno de los obstáculos más serios que enfrenta cualquier arquitectura de múltiples capas. El problema es que fabricar la segunda capa de transistores implica someter el chip a procesos a alta temperatura, y esas temperaturas pueden fundir o dañar las conexiones ya establecidas en la capa inferior. El umbral crítico es 400 °C: cualquier proceso que supere esa temperatura durante la fabricación de la segunda capa puede destruir lo que ya se construyó debajo. IBM afirma haber resuelto este problema manteniendo los procesos de la segunda capa por debajo de ese límite, aunque la empresa se ha negado a revelar los detalles técnicos de cómo lo logró.

El grupo de investigación de Cao en la Universidad de Illinois ha abordado el mismo problema desde un ángulo diferente. Su equipo ha desarrollado un método en el que la segunda capa se fabrica mediante procesos que no superan los 200 °C, la mitad del umbral que IBM menciona. Logran esto usando un tipo de transistor llamado transistor sin unión (junctionless transistor), que puede fabricarse sin el paso habitualmente más caliente del proceso de fabricación de transistores: el dopado, que consiste en inyectar átomos no silíceos en el silicio para ajustar sus propiedades eléctricas. El dopado es normalmente el paso que eleva más la temperatura durante la fabricación. Cao señala que, desde la perspectiva de la gestión térmica, su enfoque podría ser más escalable a múltiples capas, aunque reconoce que su demostración es por el momento solo una prueba de concepto, no una implementación en línea de producción real.

Precisamente esa distinción es la que hace que el anuncio de IBM sea relevante a nivel industrial: no se trata de un experimento de laboratorio con muestras pequeñas, sino de un prototipo fabricado sobre una oblea completa utilizando una línea de manufactura de estado del arte. Eso es lo que convierte el anuncio en un hito real y no meramente en un logro académico. La pregunta que Cao deja abierta —«me interesa saber cuál será su killer application»— apunta hacia el siguiente reto: identificar qué tipos de aplicaciones sacarán mayor partido de esta nueva densidad de transistores y eficiencia energética.

Mirando hacia el futuro, la dirección de IBM sugirió que el nanostacking podría eventualmente extenderse a tres o más capas para continuar aumentando la densidad. Sin embargo, los expertos advierten que cada capa adicional multiplica los desafíos. El primer problema es el rendimiento de fabricación: todos los procesos de fabricación de chips introducen defectos, lo que significa que un cierto porcentaje de chips resultan defectuosos. Con el apilamiento, si falla la capa inferior o la superior, el chip completo es inservible, lo que eleva la tasa de fallos y, con ella, el coste de producción. El segundo problema es, de nuevo, el térmico: cuantas más capas se añadan, más difícil resulta mantener los procesos de cada nueva capa por debajo de los umbrales de temperatura que protegen las capas ya fabricadas.

En definitiva, el anuncio de IBM representa uno de los avances más significativos en arquitectura de chips de los últimos años. Mientras que la Ley de Moore amenazaba con llegar a su fin natural por las limitaciones de la física cuántica, la estrategia de construir en vertical abre una nueva dimensión —literalmente— para seguir aumentando la densidad de transistores. La pregunta ya no es si el sector irá en esa dirección, sino a qué velocidad los fabricantes principales lograrán llevarla a producción masiva y a qué precio. Con Intel, Samsung, TSMC e Imec también trabajando en CFETs, la carrera por dominar el apilamiento vertical de transistores acaba de entrar en una fase decisiva.